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VHDLとは

ハードウェアの仕様記述言語

回路設計手法

Schematic

（回路図）

State Chart

(状態遷移図)

HDL（言語）

VHDL

 　

Verilog-HDL

 　

Abel

 　

メーカー依存言語

HDL＝Hardware Description Language　

VHDL=米国国防総省のVHSIC(Very High Speed Integrated Circuit)委員会が提唱し、IEEE1076B(1987年)、IEEE1164(1993年、std_logic)に制定。

VHDLの特長

  1. 抽象度の高いレベルでの設計が可能
  2. 生産性、設計品質の向上
  3. 再利用化の促進
  4. テクノロジに依存しない設計（厳密には、依存する）
  5. 注意点：すべてのHW回路がVHDLで記述できる訳ではないし、VHDLの記述がすべてHWで実現できる訳でもない。

VHDLの2面性

  1. ハードウェアの記述（論理合成により、ロジック回路が生成できる）
  2. シミュレーションの記述（論理合成対象外、タイミングが記述できる）

VHDLの言語構造

  1. パッケージ呼び出し
  2. エンティティ宣言
  3. アーキテクチャ記述

エンティティ

エンティテイは、外部とのインタフェイス

文法

entity エンティティ名 is
port( ポート名 : 方向 データタイプ ;ポート名 : 方向 データタイプ) ;
end エンティティ名 ;

アーキテクチャ

エンティティで宣言したポート名を使用して、エンティティの内部動作を記述。

文法

architecture アーキテクチャ名 of エンティティ名 is
begin
　処理文
end アーキテクチャ名 ;

サンプル回路の記述例

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;

entity HALFADD is
　port (A, B: in std_logic;
　SUM, CARRY: out std_logic
　);
end HALFADD;

architecture BEHAVE of HALFADD is
begin
　SUM <= A xor B;
　CARRY <= A and B
end BEHAVE;

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